RandomX マイニング用に CPU を最適化するにはどうすればよいですか? (L3キャッシュ修正)

RandomX と CPU キャッシュの依存関係を理解する

1. RandomX は、CPU マイニング用に特別に設計されたメモリハードのプルーフ オブ ワーク アルゴリズムで、生の計算スループットではなく大量の高速メモリ アクセスを重視します。

2. 仮想マシン ルーチンの実行中にサイクルあたりの高い命令効率を維持するために、L3 キャッシュの帯域幅とレイテンシーに大きく依存します。

3. 最新の AMD Ryzen および Intel Core プロセッサは、複数の CPU コアに共有 L3 キャッシュを割り当てますが、デフォルトの OS スケジューリングと BIOS 設定により、キャッシュの使用率が最適化されていないことがよくあります。

4. キャッシュ ラインの競合、フォールス シェアリング、NUMA ノードの不均衡により、温度制限や電力制限に違反していない場合でも、ハッシュ レートの一貫性が低下します。

5. アルゴリズムのデータセット サイズ (インスタンスあたり約 256 MB) は、一般的な消費者向け L3 キャッシュ内に収まるように意図的に調整されており、キャッシュの分割が重要な調整ベクトルとなっています。

BIOS レベルの L3 キャッシュ構成

1. RandomX の全負荷下で持続的な全コア ターボ周波数が安定している場合にのみ、「コア パフォーマンス ブースト」または「プレシジョン ブースト オーバードライブ」を有効にします。

2. C1 以下の「C-States」を無効にして、アクティブなマイニング サイクル中にキャッシュ常駐パターンを混乱させる予測できないコア パーキングを防止します。

3. 「メモリ周波数」を、マザーボードと DIMM でサポートされている最高の JEDEC または XMP プロファイルに設定します。RandomX は、わずかな MHz ゲインよりも、一貫したメモリ帯域幅の方がメリットが大きくなります。

4. 利用可能な場合は、「LLC プリフェッチ」または「L3 ストリーマー」をアクティブにします。これらの機能により、データセットのワーキング セット全体での順次アクセスの予測可能性が向上します。

5. AMD プラットフォームでは、コア間での動的なキャッシュの再割り当てを避けるために、「Global C-State Control」が無効になり、「Core Level Power Management」が「Disabled」に設定されていることを確認します。

OS スケジューラとプロセス アフィニティ チューニング

1. タスクセットまたは cpuset を使用して各 RandomX マイナー プロセスを専用の物理コアにバインドし、ハイパースレッド化された兄弟を回避してキャッシュ スラッシングを排除します。

2. isolcpus= カーネル ブート パラメータを使用して、指定されたコアを汎用スケジューラ ドメインから削除します。これにより、バックグラウンド割り込みによる L3 キャッシュ ラインの汚染が防止されます。

3. RandomX データセット (256 MB) に一致するサイズで tmpfs を /dev/shm にマウントし、それをスクラッチパッドの初期化に使用するようにマイナーを構成して、DRAM ラウンドトリップを削減します。

4. VM 実行フェーズ中のコンテキスト スイッチ ジッターを最小限に抑えるために、nice -20 および rlimit -rtprio 99 を使用してリアルタイム スケジューリング優先度 (SCHED_FIFO) を適用します。

5. Echo Never > /sys/kernel/mm/transparent_hugepage/enabled を使用して Transparent huge Page (THP) を無効にし、TLB 圧力を高めるページ テーブルの断片化を防ぎます。

熱と電圧の安定性に関する考慮事項

1. RandomX マイニングは継続的な L3 キャッシュ アクティビティを誘発し、局所的なダイ温度を引き起こし、不安定な電圧曲線で不足電圧に起因するキャッシュ ラインの破損を引き起こす可能性があります。

2. アクティブ ハッシュ中に perf stat -ecache-references,cache-misses,cpu-cycles -C 0 --no-buffer -I 1000 などのツールを使用してコアごとの L3 占有率を監視し、キャッシュ汚染の初期兆候を検出します。

3.randomx-benchmark --verify などの拡張ストレス テストで検証されない限り、AMD CPU では積極的なカーブ オプティマイザー オフセットを避けます。不安定性は、サーマル スロットルが発生する前にサイレント ハッシュ エラーとして現れます。

4. Intel CPU は、SpeedStep を完全に無効にし、P ステートを P1 (最大非ターボ) にロックすることで、一定の負荷の下で予測可能な L3 レイテンシーを維持することができます。

5. MSR 書き込みコマンドを使用して、Intel の CAT や AMD の ECORE などの適応型 L3 キャッシュ割り当てポリシーを無効にし、静的な 1:1 コア対キャッシュ マッピングを強制します。

よくある質問

Q: DDR4-3200 を超えて RAM 速度を向上させると、RandomX ハッシュ レートが測定可能なほど向上しますか?それほど大きくはありません。メモリ帯域幅の飽和は、デュアルチャネル構成の DDR4-2933 付近で発生します。より厳密なプライマリ タイミングと CAS レイテンシの削減を組み合わせない限り、歩留まりがさらに増加し​​、利益が逓減します。

Q: パフォーマンスを低下させることなく、同じ物理 CPU パッケージ上で 2 つの RandomX インスタンスを実行できますか?いいえ。インスタンス間の共有 L3 キャッシュ競合により、エビクション圧力とミス率の増加により、最大 38% のスループット低下が発生します。Ryzen 5000 と Comet Lake のテストベンチで検証されています。

Q: AVX-512 は、互換性のある Intel CPU での RandomX マイニングに有益ですか?いいえ。RandomX は、CPU のアクセス性を維持するためにワイド ベクトル命令を意図的に回避します。 AVX-512 を有効にすると、VM の命令ディスパッチ パターンが改善されずに、より高いベース クロック ペナルティとサーマル スロットリングがトリガーされます。

Q: コア数が多く、L3 キャッシュが大きいにもかかわらず、Ryzen 7 5800X が Ryzen 5 5600X よりも低いハッシュレートを示すのはなぜですか? 5800X の共有 L3 設計では、持続的なランダム アクセス パターンの下でコア間の遅延が増加します。 5600X の小さいながらもより緊密に結合された 32 MB L3 は、RandomX のメモリ トラバーサル ループにおけるサイクルあたりのヒット レートを向上させます。