Comment optimiser XMRig pour le minage de CPU Ryzen ?

Détection des fonctionnalités du processeur et alignement du jeu d'instructions

1. Les processeurs Ryzen à partir de Zen 2 prennent en charge les jeux d'instructions VAES, AVX2 et BMI2, qui sont tous activement exploités par XMRig lors de l'exécution de RandomX. Le mineur détecte automatiquement ces fonctionnalités au démarrage via une interrogation feuille CPUID, mais des paramètres BIOS mal configurés peuvent les supprimer.

2. L'accélération VAES offre un gain de débit constant de 17 % par rapport à l'AES-NI standard sur les puces Ryzen de la série 7000 lorsqu'elle est activée à la fois dans l'espace du micrologiciel et du noyau. La désactivation du démarrage sécurisé et la confirmation des autorisations d'écriture MSR sont des conditions préalables à une utilisation complète de VAES.

3. L'utilisation d'AVX2 doit être validée via l'indicateur --cpu-avx2 en mode d'exécution à sec. Si la sortie indique qu'AVX2 est désactivé malgré la prise en charge matérielle, le problème réside dans les restrictions du microcode au niveau du noyau ou du gouverneur de puissance du processeur.

4. La routine interne BasicCpuInfo::detect_assembly() de XMRig classe les architectures Ryzen en familles précises : la série Ryzen 5000 correspond à « zen3 », tandis que la série Ryzen 7000 correspond à « zen4 ». Cette classification détermine les valeurs par défaut d'affinité des threads et les stratégies d'alignement des lignes de cache.

Configuration de pages énormes pour le sous-système de mémoire Ryzen

1. Les processeurs Ryzen bénéficient de manière disproportionnée des pages énormes de 1 Go en raison de leur topologie CCX à double puce et de leurs exigences élevées en matière de bande passante mémoire. La taille de page de 1 Go réduit la pression TLB sur les domaines NUMA, particulièrement critique pour le modèle d'accès au bloc-notes de 2 Mo de RandomX.

2. L'activation de pages de 1 Go nécessite des privilèges root et une allocation explicite par nœud NUMA : echo 3 > /sys/devices/system/node/node0/hugepages/hugepages-1048576kB/nr_hugepages et identique pour node1 sur les configurations double CCX.

3. La vérification doit inclure la vérification de HugePages_Free égal à HugePages_Total dans /proc/meminfo , pas seulement de la présence. Une incompatibilité indique un échec d’allocation NUMA-locale et déclenche le retour à des pages de 2 Mo avec une perte de performances mesurable.

4. Lors de l'utilisation de --huge-pages-jit=true , XMRig tente une allocation d'exécution. Cela échoue silencieusement sur les systèmes Ryzen avec IOMMU activé à moins que le paramètre du noyau iommu=pt ne soit ajouté à GRUB_CMDLINE_LINUX.

Réglage du registre MSR pour les plates-formes Zen4

1. Sur la série Ryzen 7000, XMRig nécessite un accès en écriture à quatre MSR spécifiques : 0xc0011020 , 0xc0011021 , 0xc0011022 et 0xc001102b . Ceux-ci contrôlent le comportement du prédicteur de branche, l’associativité du cache L3 et l’agressivité du prélecture.

2. Les valeurs MSR par défaut définies par le micrologiciel AGESA d'AMD entrent souvent en conflit avec la foulée d'accès à la mémoire de RandomX. Les remplacer manuellement dans le tableau config.json 'wrmsr' donne un hashrate stable de +12 à 18 % sur les systèmes 7950X sous une charge soutenue.

3. Le paramètre de démarrage du noyau msr.allow_writes=on est obligatoire. Sans cela, XMRig enregistre « FAILED TO APPLY MSR MOD » et revient à des chemins d'exécution non optimisés, même si Secure Boot est désactivé.

4. Les écritures MSR doivent avoir lieu avant que tout autre processus de l'espace utilisateur ne touche les mêmes registres. Une application retardée, comme le déclenchement après la stabilisation initiale du hashrate, entraîne une application partielle et des résultats de référence incohérents.

Affinité de thread et stratégie de liaison de base

1. La conception basée sur CCX de Ryzen signifie des cœurs logiques dans le même cache L3 partagé CCX. La liaison des threads exclusivement au sein d'un seul CCX (par exemple, les cœurs 0 à 3 ou 8 à 11 sur un 7950X) réduit la latence inter-CCX jusqu'à 40 % pendant les phases gourmandes en mémoire de RandomX.

2. Utilisation du format de tableau « rx/wow » : [[2, 0], [2, 1], [2, 8], [2, 9]] attribue explicitement des threads d'intensité 2 aux cœurs physiquement adjacents à l'intérieur de deux unités CCX distinctes, maximisant la localité du cache tout en évitant le trafic entre les matrices.

3. Le réglage de « max-threads-hint » : 12 sur une puce Ryzen à 16 cœurs empêche le surabonnement. Le dépassement de 75 % du nombre de cœurs déclenche un conflit de planificateur et augmente la latence moyenne des threads au-delà du seuil de délai de 5 ms de RandomX.

4. Le paramètre « affinity » doit être associé à « memory-pool » : true pour garantir que les allocations de mémoire restent locales au nœud NUMA attribué. Sans ce couplage, la bande passante mémoire chute d'environ 22 % sur les matrices double CCX.

Mécanisme de commutation d'algorithme basé sur le profil

1. Le système de profil de XMRig permet de définir des configurations de threads distinctes par famille d'algorithmes. Pour les mineurs Ryzen ciblant à la fois Monero (rx/0) et Wownero (rx/wow), des profils distincts nommés « monero-profile » et « wownero-profile » évitent les conflits involontaires de ressources.

2. La sélection du profil suit une priorité stricte : correspondance exacte d'abord, puis mappage d'alias, puis remplacement du préfixe de famille. Définir 'rx/0' : 'monero-profile' dans l'objet 'alias' garantit l'absence d'ambiguïté lors des événements de changement de pool.

3. Le m_disabled défini dans Threads peut être utilisé pour bloquer entièrement les anciens algorithmes cn/r sur les systèmes Ryzen. Leurs modèles d'accès à la mémoire induisent un raclement excessif de L3 et réduisent l'efficacité rx/wow jusqu'à 9 %.

4. Les profils sont chargés uniquement au démarrage du démon. Le changement d'exécution via des commandes API telles que POST /set-algo ne recharge pas les définitions de profil : il modifie uniquement le contexte de l'algorithme actif dans les profils déjà chargés.

Foire aux questions

Q1 : L'activation du contrôle global C-State dans le BIOS améliore-t-elle les performances de XMRig sur Ryzen ? Oui. La désactivation des états de sommeil C6 et plus profond évite les latences de réveil imprévisibles qui perturbent la fenêtre de synchronisation déterministe de RandomX. Le gain de performances est en moyenne de 3,2% sur Zen4 avec C-State Control = C1 uniquement .

Q2 : Pourquoi XMRig signale-t-il un taux de hachage inférieur lorsqu'il est exécuté avec des conteneurs Docker ? Les limites de mémoire par défaut du groupe de contrôle de Docker interfèrent avec une allocation de pages énorme. Même les conteneurs sans charge de travail active consomment des réservations de mémoire qui fragmentent le pool de pages de 1 Go. L’isolation des charges de travail minières sur du bare metal ou la désactivation des limites de mémoire résolvent ce problème.

Q3 : XMRig peut-il utiliser les profils DDR5 EXPO pour l'optimisation du timing ? Non. EXPO est une extension spécifique au fournisseur qui n'est pas prise en charge par le sous-système de mémoire de XMRig. Cependant, le serrage manuel des tRFC et tFAW dans le BIOS, conformément aux spécifications JEDEC, améliore la latence de récupération du bloc-notes RandomX de 5,7 % sur les kits DDR5-6000.

Q4 : Est-il sûr d'exécuter XMRig avec la barre redimensionnable PCIe activée sur les plates-formes Ryzen ? Oui, mais uniquement si les pilotes GPU sont mis à jour vers la version 23.12.1 ou une version ultérieure. Les anciennes versions d'AMDGPU-Pro déclenchent des violations PCIe ACS lorsque les opérations d'E/S redimensionnables BAR et XMRig sont actives simultanément.